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TTL和CMOS中△I噪聲的產生過程與基本特點分析

2020年09月19日 09:52 次閲讀

隨着數字電路向高集成度、高性能、高速度、低工作電壓、低功耗等方向發展,數字電路中的△I噪聲正逐步成為數字系統的主要噪聲源之一,因此研究△I噪聲的產生過程與基本特點,對認識△I噪聲特性進而抑制△I噪聲具有實際意義。

反相器是數字設計的核心。本文從反相器入手,分析了TTL和CMOS中△I噪聲的產生過程與基本特點。

1 △I噪聲的產生

1.1 TTL中△I噪聲的產生

TTL反相器的基本電路如圖1所示。在穩定狀態下,輸出Vo分別為高電平VOH和低電平VOL時,電源提供的電流IH和IL是不同的,而且都比較小。取VIL=0.2V、VIH≥3.4V、VBE=0.7V、VCE(sat)=0.1V、VD2=0.7V,根據TTL反相器的工作原理[5],可計算出IH≈1mA、IL≈3.4mA。

TTL和CMOS中△I噪聲的產生過程與基本特點分析

在動態情況下,特別是當輸出電平由低向高轉換過程中,因T5原來工作在深度飽和狀態,故T4的導通必然先於T5的截止,這樣就出現了短時間內T4和T5同時導通的狀態(電源與地之間形成低阻通路),有很大的瞬時電流流經T4和T5,使電源電流出現尖峯脈衝。

若在V1從高跳變為低的瞬間,T5尚未脱離飽和導通狀態而T4已飽和導通,則可計算出電源電流尖峯脈衝的峯值IP1≈34.7mA。

由上述分析可得到TTL反相器的電源電流尖峯脈衝的波形如圖2所示。

TTL反相器的輸出端存在負載電容CL,當反相器的輸出電平由低向高轉換時,T4導通、T5截止,電源經T4向CL充電,也形成電源電流尖峯脈衝,其幅值IP2≈CL×△Vo/△t,△Vo和△t分別為反相器的典型輸出轉換電壓和轉換時間。

當驅動線較長、傳輸延遲超過脈衝上升時間時,IP2≈△Vo/Zo,Zo為驅動線的特性阻抗

當反相器輸出為高電平時,CL上可充電至接近電源電壓;而其輸出電平由高向低轉換時,T4截止、T5導通,CL通過T5和接地線放電,從而形成地電流尖峯脈衝。

1.2 CMOS中△I噪聲的產生

據CMOS反相器的工作原理可知,在穩定狀態下,電源提供的電流極小,一般可以忽略不計;而在動態情況下,如果取VDD》VGS(th)N+VGS(th)P,VIH≈VDD,VIL≈0,那麼當VI從VIL轉換到VIH和從VIH轉換到VIL的過程中,都將經過短暫的VGS(th)N〈VI〈VDD-VGS(th)P的狀態。在此狀態下,TP和TN同時導通,從而在電源與地之間形成瞬時的低阻通路,瞬時電流iT流經TP和TN,形成電源電流尖峯脈衝,如圖3所示。

CMOS反相器的輸出端也存在負載電容CL。當CMOS反相器的輸出電平由低向高轉換時,TP導通、TN截止,電源經TP向CL充電,也形成電源電流尖峯脈衝,如圖4中的iP所示;當CMOS反相器的輸出電平由高向低轉換時,TP截止、TN導通,CL通過TN和接地線放電,也形成地電流尖峯脈衝,如圖4中的iN所示。

綜上所述,無論是TTL反相器,還是CMOS反相器,在動態情況下,都存在三種原因引起的電流尖峯脈衝。前兩種原因引起的電流尖峯脈衝通過電源分配網絡(Power Distribution Network),而且電流尖峯脈衝會發生疊加,形成更強的電流尖峯脈衝。後一種原因引起的電流尖峯則脈衝則通過接地導線。

在大多數情況下,無論是TTL門還是CMOS門,由負載電容充電較之兩管同時導通所引起的電流尖峯脈衝所造成的影響大得多。這些電流尖峯脈衝(典型的噪聲源)稱為△I噪聲電流。由於數字電路的電源分配網絡和接地導線存在寄生電感和寄生電阻,所以△I噪聲電流流過時,即產生△I噪聲電壓(自感電勢和歐姆電壓降)。為簡便起見,將△I噪聲電流和△I噪聲電壓都稱為△I噪聲。

2 △I噪聲的基本特點

2.1 △I噪聲是固有的

由△I噪聲的產生過程可見,△I噪聲是由數字電路的電路結構和工作過程決定的,且是固有的。恰當的器件設計,只能在一定程度上減小(而無法消除)△I噪聲[6]。

以CMOS反相器為例,電源電流尖峯脈衝的強度,一方面由器件的飽和電流決定,因而直接正比於晶體管的尺寸;另一方面與輸入和輸出斜率之比密切相關。由於晶體管的尺寸取決於數字IC的工藝,所以下面具體分析後一種因素的影響。

考慮到CMOS反相器的輸入電平由低向高轉換,首先假設負載電容很大,所以輸出的下降時間明顯大於輸入的上升時間。在這種情況下,輸入在輸出開始改變之前就已經通過了過渡區。由於在這一時期CMOS管TP的源-漏電壓近似為零,因此TP甚至還沒有傳導任何電流就斷開了。在這種情況下TP的短路電流接近於零;相反,即負載電容CL非常小,因此輸出的下降時間明顯小於輸入的上升時間。TP的源-漏電壓在轉換期間的大部分時間內等於VDD,從而引起了最大的短路電流(等於TP的飽和電流)。這代表了最不利情況下的條件。

可見,使輸出的上升時間/下降時間大於輸入的上升/下降時間,可使電源電流尖峯脈衝的強度減小。但是,輸出的上升時間/下降時間太大會降低電路的速度並在扇出門中引起短路電流。所以,在數字設計時只能認真權衡後做出折衷。

2.2 △I噪聲會發生疊加

數字系統中往往有很多個邏輯門,要對所有邏輯門的工作狀態的組合情況進行預測和分析是非常困難的,因而通常考慮最不利的情況,即假設所有的邏輯門在某一固定頻率同時向同一方向轉換工作狀態。由於數字系統中的很多邏輯門一般共用電源,所以當系統中多個邏輯門同時轉換工作狀態時,它們引起的電流尖峯脈衝將發生疊加,可能引起極強的△I噪聲。

假設CMOS電路板上有100個邏輯門,每個邏輯門的負載電容為10pF,轉換時間為5ns,則所有負載電容同時充電(最不利的情況)引起的電流峯值為△I=NCL×△V/△t=100×10pF×5V/5ns=1A。

儘管在數字系統中大量的邏輯門同時轉換工作狀態的可能性較小,但這種可能性確實存在。數字系統的規模越大,這種可能性也越大,一旦出現,引起的後果也越嚴重。然而,規模越來越大正是數字電路的重要發展趨勢之一。

2.3 △I噪聲是寬帶噪聲源

△I噪聲是持續時間很短的尖脈衝。為分析其頻譜,可以將其近似為三角形脈衝。設E為噪聲的強度、tr為邏輯門的上升(或下降)時間,則三角形脈衝的頻譜可寫為:

由式(1)可知,tr越小(短),頻譜越寬。

當邏輯門的上升/下降時間極短(速度很快)時,△I噪聲可近似為衝激函數。衝擊函數的頻譜曲線為平行於頻率軸的一條直線。可見,△I噪聲是寬帶噪聲源。

2.4 傳導騷擾和輻射騷擾

△I噪聲的實質是瞬變電流脈衝。據有關研究結論可以推斷,△I噪聲同時產生傳導騷擾和輻射騷擾。傳導騷擾主要通過電源線、信號線、接地線等金屬導線傳播。電子系統中的很多結構和PCB設計都不可避免地構成各種天線,△I噪聲會通過這些天線向外輻射電磁波,形成輻射騷擾。

對△I噪聲引起的輻射騷擾,主要是短單極天線(長度小於λ/4,λ為波長)模式和小環天線(周長小於λ/4)模式,相對而言後者更重要。

短單極天線在自由空間的輻射電磁場可近似為:

式中, S為天線的面積。

式(2)和式(3)是削弱輻射騷擾的重要理論依據。

由上述分析可得出如下結論:

(1)△I噪聲是由數字電路的電路結構和工作過程決定的,恰當的電路設計只能在一定程度上減小(而不可能消除)△I噪聲。

(2)△I噪聲是數字電路固有的;數字電路中不同單元產生的△I噪聲會發生疊加,電路的規模越大,疊加出現的可能性也越大,造成的電流尖峯脈衝越強;△I噪聲是寬帶噪聲源,頻譜寬度主要由電路的速度決定,速度越高,頻譜範圍越寬;△I噪聲同時產生傳導騷擾和輻射騷擾,電路的速度越高,輻射發射越強。

本文的結論可作為進一步研究△I噪聲危害和抑制△I噪聲措施的理論參考。

責任編輯:gt

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發表於 2020-08-21 17:37 327次閲讀
如何對數字電路進行優化設計

基於數字電路的密碼鎖設計方案

本文設計製作了基於數字電路的密碼鎖,它由 NE555 定時器、LM567 通用鎖相環電路音調譯碼器、....
發表於 2020-08-21 17:27 643次閲讀
基於數字電路的密碼鎖設計方案

單聲道模數變換器SM5865CM的性能特點及應用...

SM5865CM是NPC公司生產的DVD-Audio和192kHz/24bit PCM單聲道多電平D....
發表於 2020-08-21 15:20 72次閲讀
單聲道模數變換器SM5865CM的性能特點及應用...

關於數字電路的一個問題

幫幫孩子吧謝謝了
發表於 2020-08-10 23:12 234次閲讀
關於數字電路的一個問題

NCP1729典型應用之閉環負反相器與正輸出電壓倍增器的組合

NCP1729的典型應用閉環負反相器與正輸出電壓倍增器的組合。 NCP1729是一款CMOS電荷泵電壓逆變器,設計用...
發表於 2020-07-21 14:58 102次閲讀
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知識普及:為什麼數字電路會產生尖峯電流?

尖峯電流的形成: 輸出電壓如右圖(a)所示,理論上電源電流的波形如右圖(b),而實際的電源電流保險如右圖(c)。由...
發表於 2020-07-07 07:00 992次閲讀
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數字電路設計電動機控制燈信號

我想設計一個數字電路,但不清楚應該怎麼做仿真,題目如下:   有A、B、C、D四台電動機,A必須開啓,其...
發表於 2020-06-16 12:09 134次閲讀
數字電路設計電動機控制燈信號

LabVIEW2011和Multisim12無法聯合仿真怎麼回事

網上有一個數字電路和模擬電路聯合仿真的例子 但是按照網上的步驟做完之後波形圖上沒有任何顯示 而且運行一遍之後自動...
發表於 2020-06-09 05:55 63次閲讀
LabVIEW2011和Multisim12無法聯合仿真怎麼回事

用verilog寫計數器,為何輸出一直是0?

`timescale 1ps / 1ps// Company: // // Design Name: // Project Name: // Tool Versions: // // // Revisio...
發表於 2020-05-28 03:52 369次閲讀
用verilog寫計數器,為何輸出一直是0?